影響MOSFET性能有哪些因素？
在追求不斷提高能效的過程中，MOSFET的芯片和封裝也在不斷改進(jìn)。除了器件結(jié)構(gòu)和加工工藝，MOSFET的性能還受其他幾個(gè)周圍相關(guān)因素的影響。影響MOSFET性能，這些因素包括封裝阻抗、印刷電路板(PCB)布局、互連線寄生效應(yīng)和開關(guān)速度。事實(shí)上，真正的開關(guān)速度取決于其他幾個(gè)因素，例如切換的速度和保持柵極控制的能力，同時(shí)抑制柵極驅(qū)動(dòng)回路電感帶來的影響。
同樣，低柵極閾值還會(huì)加重Ldi/dt問題。正因?yàn)榱私怆娐分芯w管的性能很重要，所以我們將選用半橋拓?fù)洹＿@種拓?fù)涫请娏﹄娮友b置最常用的拓?fù)渲弧＿@些例子重點(diǎn)介紹了同步壓降轉(zhuǎn)換器——一個(gè)半橋拓?fù)涞木唧w應(yīng)用。
圖1為具備雜散電感和電阻(由封裝鍵合線、引線框以及電路板布局和互連線帶來)等寄生效應(yīng)的半橋電路。共源電感(CSI)傾向于降低控制FET(高邊FET)的導(dǎo)通和關(guān)斷速度。如果與柵極驅(qū)動(dòng)串聯(lián)，通過CSI的電壓加至柵極驅(qū)動(dòng)上，可使FET處于導(dǎo)通狀態(tài)(條件：V = -Ldi/dt)，從而延遲晶體管的關(guān)斷。這也會(huì)增大控制FET的功耗，如圖2所示。
更高的功耗會(huì)導(dǎo)致轉(zhuǎn)換效率降低。另外，由于雜散電感，電路出現(xiàn)尖峰電壓的可能性很高。如果這些尖峰電壓超過器件的額定值，可能會(huì)引起故障。為了消除或使這種寄生電感最小化，設(shè)計(jì)人員必須采用類似無引腳或接線柱的DirecFET等封裝形式，并采用使互連線阻抗最小化的布局。與標(biāo)準(zhǔn)封裝不同，DirecFET無鍵合線或引線框。
因此，它可極大地降低導(dǎo)通電阻，同時(shí)大幅降低開關(guān)節(jié)點(diǎn)的振鈴，抑制開關(guān)損耗。緩和C dv/dt感應(yīng)導(dǎo)通影響性能的另一個(gè)因素是C dv/dt感應(yīng)導(dǎo)通(和由此產(chǎn)生的擊穿)。C dv/dt通過柵漏電容CGD的反饋?zhàn)饔?引起不必要的低邊FET導(dǎo)通)，使低邊(或同步)FET出現(xiàn)柵極尖峰電壓。實(shí)際上，當(dāng)Q2的漏源極的電壓升高時(shí)，電流就會(huì)經(jīng)由柵漏電容CGD 流入總柵極電阻RG ，如圖3(a)所示。
因此，它會(huì)導(dǎo)致同步FET Q2的柵極出現(xiàn)尖峰電壓。當(dāng)該柵極電壓超出規(guī)定的閾值時(shí)，它就會(huì)被迫導(dǎo)通。圖3(b)顯示的，正是在圖3(a)所示 典型同步壓降轉(zhuǎn)換器拓?fù)渲校紽ET Q2在這種工作模式下的主要波形。
影響MOSFET性能，另一個(gè)可影響電源產(chǎn)品設(shè)計(jì)的MOSFET性能的因素是布局。例如，不合理的電路板布局可增大電源電路的寄生效應(yīng)，反過來，增大的寄生效應(yīng)又會(huì)提高電源的開關(guān)和導(dǎo)通損耗。此外，它還會(huì)提高電磁干擾的噪聲水平，從而使設(shè)計(jì)出的產(chǎn)品達(dá)不到理想的性能。若要最大限度降低電路板布局帶來的影響，設(shè)計(jì)人員必須確保通過將驅(qū)動(dòng)和MOSFET盡可能地背靠背放置，從而使輸入回路面積最小化，如圖4所示。
圖4右側(cè)有一個(gè)位于FET下方的小型陶瓷支路，利用過孔形成一個(gè)極小的輸入回路。因此，需要將支路電容靠近驅(qū)動(dòng)放置，并將輸入陶瓷電容CIN 靠近高邊MOSFET放置。在這里，控制回路FET相對(duì)于同步FET具備更高的優(yōu)先權(quán)。如果將FET并聯(lián)，需要確保柵極回路阻抗匹配。
另外，該布局必須采用隔離的模擬接地層和功率接地層，使大電流電路形成獨(dú)立的回路，從而不干擾敏感的模擬電路。然后，必須將這兩個(gè)接地層與PCB布局的一個(gè)點(diǎn)連接。此外，設(shè)計(jì)人員還必須利用多個(gè)過孔，使FET與輸入引腳Vin或接地層連接。電路板上任何未用區(qū)域必須灌注銅。總之，封裝阻抗、PCB布局、互連線寄生效應(yīng)和開關(guān)速度都是影響電源電路MOSFET性能的重要因素。
因此，要想在高功率密度條件下獲得最佳的轉(zhuǎn)換效率，必須在設(shè)計(jì)MOSFET過程中，充分考慮封裝、電路板布局(包括互連線)、阻抗和開關(guān)速度。
F3： 實(shí)際上，當(dāng)Q2的漏源極的電壓升高時(shí)，電流就會(huì)經(jīng)由柵漏電容CGD 流入總柵極電阻RG ，如圖3(a)所示。因此，它會(huì)導(dǎo)致同步FET Q2的柵極出現(xiàn)尖峰電壓。當(dāng)該柵極電壓超出規(guī)定的閾值時(shí)，它就會(huì)被迫導(dǎo)通。圖3(b)顯示的，正是在圖3(a)所示 典型同步壓降轉(zhuǎn)換器拓?fù)渲校紽ETQ2在這種工作模式下的主要波形。
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